DefactoのSoC Compilerは、異なるAPIで統一されたデータベースを通じて、コスト効率の高いSoCビルド＆サインオフ設計プロセスを可能にし、論理合成の前後で新しいSoC統合および設計最適化機能を提供します。

要約すると、SoC Compilerは論理合成前のSoCデザイン・アセンブリーにおいて、以下のようなRTLやデザインの付属データ管理に関する課題に対処するのに役立ちます。

• UPF : パワーフォーマット
• SDC : タイミング制約
• LEF/DEF : 物理設計フォーマット
• IPXACT : IP設計フォーマット
• Liberty : セルライブラリ
• など

また、SoC Compilerは、フィジカル制約、パワー制約、タイミング制約、DFT制約を考慮して、RTLからGDSフローRTL、UPF、SDCファイルを生成するための完全な自動化機能を提供しています。

DefactoのSoC Compilerは、RTL、IP-XACT、タイミング制約、パワー、フィジカル、テストなどのすべての設計情報を考慮し、高度に自動化された多次元的な合成前の完全なSoC統合プラットフォームです。
論理合成の前に、SoC CompilerはIPやコネクティビティの挿入、デザインの編集、統合の進捗状況をリアルタイムに確認できるビューの生成など、完全なインプリメンテーション機能を提供します。
これにより、数分でSoCを作成することができ、既存のプロジェクトからデザインを最大限に再利用することができます。

ハイレベルな利点

• 限られたスケジュールの中で、最適なPPAの組み合わせをサポートします。
• 論理合成前のSoC統合フローに自動化を提供します。
• RTL、IP-XACT、SDC、UPF、LEF/DEFなどのデザイン・コラタルを考慮することで、既存のSoCフロントエンドのアセンブリおよび統合フローを強化し、より統一された統合プロセスを実現します。
• RTLやデザインに付属するデータを含め、デザインの再利用率を最大90%以上に高めることができます。
• ハイレベルおよびローレベルの豊富なAPIをサポートすることで、内部スクリプトやツールを容易に移行することができます。Python、Tcl、Perl、C++、Javaなど。
• 設計の繰り返しを最小限にすることで、TATとエンジニアリング工数を大幅に削減できます。
• シンプルなAPIにより、専門家でなくても設計エンジニアリングタスク（パワー、アーキテクチャ、テストなど）を実行可能です。
• 設計ブロックやビューが欠けていても、SoCの作成が可能です。

ハイレベルな主要機能

• Verilog、System Verilog、VHDL、IP-XACT 2009、IP-XACT 2014などのマルチフォーマットIPコアの挿入が可能で、混在や未完成も可能です。
• System VerilogおよびIP-XACTインターフェースを含む、自動化された階層的な接続性の挿入
• SoC統合の進捗状況をリアルタイムに監視
• RTLでの物理的、電力的、タイミングを考慮した統合プロセス
• IPコアとサブシステムの設計再利用とパッケージング

典型的なアプリケーション

• RTLインテグレーション
• システムインテグレーション
• パワーインテグレーション
• クロックインテグレーション
• 物理的配慮のあるインテグレーション

詳細な情報は :

お問い合わせ または データシート、ビデオを見る

Defacto's SoC Compilerプラットフォームでは、フロントエンドのSoC統合プロセスを信頼性の高い正しい構造にするために、豊富なチェック機能と検証機能が提供されています。
RTLとデザイン・コラテラル（IP-XACT、UPF、SDC、LEF/DEFなど）の間のスタンドアロン・チェックとコヒーレンシー・チェックは、提供されているチェックの典型的な例です。また、接続性、DFT、RTLコードの複雑さなどの構造的なチェックも、提供されるDRCの一例です。カスタマイズとオープンAPIは、SoCコンパイラのチェックの典型的な特徴です。

ハイレベルな利点

• IP統合プロセスをリアルタイムに監視
• サードパーティのソースIPを迅速に検証
• RTL/ゲートレベル設計とデザイン・コラテラル間のコヒーレンシー検証のニーズを、複数のツールではなく、1つの設計中心の(IP-XACT, UPF, Liberty, SDC, LEF/DEF)チェック・ソリューションでカバーします。
• 面倒なシミュレーション作業を構造的な接続性チェックに置換
• テスト容易性の問題を早期に発見し、修正
• 複雑で保守が困難なRTLコードのハイライト
• ユーザー・ドリブンなカスタム・チェックの開発

ハイレベルな主な機能

• シミュレーション不要の接続性チェック
• RTL、ゲートレベル、IP-XACT、SDC、UPF、LIBERTY、LEF/DEFを含むデザインセントリックなマルチビューコヒーレンシーチェック
• UPFベーシックチェックとアドバンスチェック
• RTL DFTサインオフおよびプランニング
• RTLアドバンスドリンティングとコード複雑性メトリクス

典型的なアプリケーション

• RTLシミュレーション不要の接続性チェック
• RTL、ゲートレベル、IPXACT、SDC、UPF、LIBERTY、LEF/DEFを含むデザインセントリックなマルチビュー・チェック
• RTL DFTサインオフ - テスト容易性DRCs & テストカバレッジ評価
• クロックツリー解析と可視化

詳細な情報は :

お問い合わせ または データシート、ビデオを見る

合成前のSoCインテグレーション・プロセスを効率的かつコスト効率の高いものにするために、DefactoのSoC Compilerは、多くのユーザーが利用できる豊富なAPIを提供しています。RTL設計者、アーキテクト、設計検証エンジニア、電源・クロック管理チーム、DFTエンジニア、バックエンド・エンジニアなど、多くのユーザーが利用できます。
提供されるAPIは、ユーザーのニーズに応じてハイレベルまたはローレベルのいずれかであり、高度なカスタマイズが可能です。
ハイレベルのAPIは、複数のスクリプト（Python、Tcl、Perlなど）言語をサポートし、エンドユーザーに特化しています。
一方、ローレベルのAPIは、エンドユーザー向けにフローをカスタマイズするためにSoC Compilerの内部データ構造にアクセスする必要があるCADチームに適しています。サポートされているローレベル言語には、C++とJavaがあります。

ハイレベルな利点

• 開発者がソフトウェアの要件を満たすために時間を割くことができるため、ソフトウェア開発が加速可能
• 共通のAPIを使用して設計データを抽出することが可能
• 内部スクリプトやアプリケーションの移行が容易
• 新規アプリケーション作成の効率化
• アプリケーションのインフラストラクチャではなく、アプリケーションの要件に集中することができる
• 設計サイクルから次の設計サイクルまで、また複数のプロジェクトにまたがって使用できるポータブルなソリューションを提供

ハイレベルな主な機能

• 独自のカスタマイズ機能を提供
• ユーザーフレンドリーなマルチ開発言語API
  • C++、Java、Perl、Tcl、Ruby、Python
• 費用対効果の高いカスタムEDAツールの開発
  • RTLの入力管理を容易にするFile_listのサポート
  • あらゆるRTLフォーマット（Verilog、Sverilog、VHDL）に対応する共通のデータベースと言語に依存しないAPI
  • デザイン階層の処理
  • 接続性処理のための高度なAPI
• プラグイン開発や他のツールとの統合が容易

典型的なアプリケーション

• 接続性の抽出
• RTL品質検証および修正のためのカスタムDRCエンジンの実装
• SoCトポロジー（階層情報）の抽出
  • RTL構築と統合
  • サブモジュールのRTL定義からのトップレベル生成
  • RTLおよび/またはIP-XACT記述を使用したIP統合
  • デザインの操作性

詳細な情報は :

お問い合わせ または データシート、ビデオを見る